Up
発表リスト
論文誌
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H. Ito, R. Konishi, H. Nakada, H. Tsuboi, Y. Okuyama and A. Nagoya:
"Dynamically Reconfigurable Logic LSI: PCA-2,"
IEICE Transactions on Information and Systems, Vol. E87-D, No. 8, pp. 2011-2020,
Aug. 2004.
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H. Ito, R. Konishi, H. Nakada, K. Oguri, A. Nagoya and M. Inamori:
"Dynamically Reconfigurable Logic LSI - PCA-1 : The First Realization of Plastic Cell Architecture,"
IEICE Transactions on Information and Systems, Vol. E86-D, No. 5, pp. 859-867,
May 2003.
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M. Inamori, H. Nakada, R. Konishi, A. Nagoya and K. Oguri:
"A Method of Mapping Finite State Machine into PCA Plastic Parts,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E85-A, No. 4, pp. 804-810,
Apr. 2002.
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S. Yamashita, H. Sawada and A. Nagoya:
"A General Framework to Use Various Decomposition Methods for LUT Network Synthesis,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E84-A, No. 11, pp. 2915-2922,
Nov. 2001.
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須山 敬之, 横尾 真, 澤田 宏, 名古屋 彰:
"再構成可能なハードウェアを用いた充足可能性問題の解法,"
電子情報通信学会論文誌 D-I, Vol. J84-D-I, No. 4, pp. 410-420,
Apr. 2001.
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T. Suyama, M. Yokoo, H. Sawada and A. Nagoya:
"Solving Satisfiability Problems using Reconfigurable Computing,"
IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol. 9, No. 1, pp. 109-116,
Feb. 2001.
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H. Nagano, A. Matsuura and A. Nagoya:
"An Efficient Implementation Method of a Metric Computation Accelerator for Fractal Image Compression Using Reconfigurable Hardware,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E84-A, No. 1, pp. 372-377,
Jan. 2001.
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H. Sawada, S. Yamashita and A. Nagoya:
"Efficient Kernel Generation based on Implicit Cube Set Representations and Its Applications,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E83-A, No. 12, pp. 2513-2519,
Dec. 2000.
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S. Yamashita, H. Sawada and A. Nagoya:
"SPFD: A New Method to Express Functional Flexibility,"
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 19, No. 8, pp. 840-849,
Aug. 2000.
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山下 茂, 澤田 宏, 名古屋 彰:
"SPFD: 論理関数の自由度の新しい表現方法,"
電子情報通信学会論文誌 A, Vol. J82-A, No. 7, pp. 1047-1056,
Jul. 1999.
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S. Yamashita, H. Sawada and A. Nagoya:
"An Efficient Method for Finding an Optimal Bi-Decomposition,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E81-A, No. 12, pp. 2529-2537,
Dec. 1998.
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H. Sawada, S. Yamashita and A. Nagoya:
"Restructuring Logic Representations with Simple Disjunctive Decompositions,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, vol. E81-A, No. 12, pp. 2538-2544,
Dec. 1998.
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A. Matsuura and A. Nagoya:
"Bit and Word-Level Common Subexpression Elimination for the Synthesis of Linear Computations,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E81-A, No. 3, pp. 455-461,
Mar. 1998.
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A. Matsuura, M. Yukishita and A. Nagoya:
"A Hierarchical Clustering Method for the Multiple Constant Multiplication Problem,"
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E80-A, No. 10, pp. 1767-1773,
Oct. 1997.
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H. Sawada, T. Suyama and A. Nagoya:
"Logic Synthesis for Look-Up Table Based FPGAs Using Functional Decomposition and Boolean Resubstitution,"
IEICE Transactions on Information and Systems, Vol. E80-D, No. 10, pp. 1017-1023,
Oct. 1997.
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Y. Nakamura, K. Oguri, A. Nagoya, M. Yukishita and R. Nomura:
"High-Level Synthesis Design at NTT Systems Labs,"
IEICE Transactions on Information and Systems, Vol. E76-D, No. 9, pp. 1047-1054,
Sep. 1993.
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関川 浩, 名古屋 彰, 小栗 清, 中村 行宏:
"データ転送路へのセレクタの自動割付け,"
電子情報通信学会論文誌 A, Vol. J74-A, No. 7, pp. 1031-1040,
Jul. 1991.
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名古屋 彰, 中村 行宏, 小栗 清, 野村 亮:
"高位記述からの大規模論理合成における多段論理最適化,"
電子情報通信学会論文誌 A, Vol. J74-A, No. 2, pp. 206-217,
Feb. 1991.
国際会議, 査読付き会議
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H. Ito, R. Konishi, H. Nakada, Y. Okuyama, A. Nagoya, T. Izumi and Y. Nakamura:
"Asynchronous Dynamically Reconfigurable Logic LSIs Suitable For Technology Scaling,"
Proc. of the 12th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2004), pp. 458-465,
Oct. 2004.
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Y. Nakane, K. Nagami, T. Shiozawa and A. Nagoya:
"Concept and Implementation of Run-time Resource Management System Operating on Autonomously Reconfigurable Architecture,"
Proc. of 2003 IEEE International Conference on Field-Programmable Technology (FPT '03), pp. 136-143,
Dec. 2003.
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K. Oguri, Y. Shibata and A. Nagoya:
"Asynchronous Bit-Serial Datapath for Object-Oriented Reconfigurable Architecture PCA,"
Proc. of the 8th Asia-Pacific Computer Systems Architecture Conference (ACSAC 2003), Springer LNCS 2823, pp. 54-68,
Sep. 2003 (invited talk).
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伊藤 秀之, 小西 隆介, 中田 広, 坪井 秀幸, 名古屋 彰:
"動的再構成可能論理LSI PCA-2の開発,"
情報処理学会/電子情報通信学会 第2回情報科学技術フォーラム(FIT 2003) 情報技術レターズ, pp. 53-54,
Sep. 2003.
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H. Ito, R. Konishi, H. Nakada, H. Tsuboi and A. Nagoya:
"Dynamically Reconfigurable Logic LSI designed as Fully Asynchronous System - PCA-2,"
Proc. of COOL Chips VI, p. 84,
Apr. 2003.
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M. Inamori, R. Konishi and A. Nagoya:
"A New Approach to Mapping Finite State Machine into PCA Plastic Parts,"
Proc. of the 10th Workshop on Synthesis And System Integration of MIxed technologies (SASIMI 2001), pp. 178-185,
Oct. 2001.
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中根 良樹, 永見 康一, 塩澤 恒道, Norbert Imlig, 名古屋 彰, 小栗 清:
"自律再構成可能アーキテクチャPCAにおける実行時資源管理の方法,"
情報処理学会 DAシンポジウム2001, pp. 67-72,
Jul. 2001.
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Y. Nakane, K. Nagami, T. Shiozawa, N. Imlig, A. Nagoya and K. Oguri:
"Run-time Resource Management for the Dynamically Self-Reconfigurable Architecture PCA,"
Proc. of 1st International Conference on Engineering of Reconfigurable Systems and Algorithms (ERSA '01), pp. 57-63,
Jun. 2001.
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H. Ito, R. Konishi, H. Nakada, K. Oguri, A. Nagoya, N. Imlig, K. Nagami, T. Shiozawa and M. Inamori:
"Dynamically Reconfigurable Logic LSI - PCA-1,"
Proc. of 2001 Symposium on VLSI Circuits, pp. 103-106,
Jun. 2001.
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H. Sawada, S. Yamashita and A. Nagoya:
"SPFD: A Method to Express Functional Flexibility,"
Booklet of 10th International Workshops on Post-Binary ULSI Systems (ULSI 2001), pp. 19-24,
May 2001 (invited talk).
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H. Nakada, H. Ito, R. Konishi, A. Nagoya, K. Oguri, T. Shiozawa and N. Imlig:
"Self-reorganizing Systems on VLSI Circuits,"
Proc. of 2001 International Symposium on Circuits and Systems (ISCAS 2001), Vol.4, pp. 310-313,
May 2001.
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N. Imlig, T. Shiozawa, K. Nagami, Y. Nakane, R. Konishi, H. Ito and A. Nagoya:
"Scalable Space/Time-shared Stream-Processing on the Run-time Reconfigurable PCA Architecture,"
Proc. of 8th Reconfigurable Architecture Workshop (RAW 2001) associated with 15th Annual International Parallel & Distributed Processing Symposium (IPDPS 2001), pp. 1441-1449,
Apr. 2001.
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稲森 稔, 中田 広, 小西 隆介, 名古屋 彰:
"PCA可変部への有限状態機械のマッピング手法の検討,"
電子情報通信学会 第14回 回路とシステム(軽井沢)ワークショップ, pp. 95-100,
Apr. 2001.
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R. Konishi, H. Ito, H. Nakada, A. Nagoya, K. Oguri, N. Imlig, T. Shiozawa, M. Inamori and K. Nagami:
"PCA-1: A Fully Asynchronous, Self-Reconfigurable LSI,"
Proc. of 7th International Symposium on Asynchronous Circuits and Systems (ASYNC 2001), pp. 54-61,
Mar. 2001.
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T. Shiozawa, N. Imlig, K. Nagami, K. Oguri, A. Nagoya and H. Nakada:
"An Implementation of Longest Prefix Matching for IP Router on Plastic Cell Architecture,"
Proc. of 10th International Conference on Field Programmable Logic and Applications (FPL 2000), Springer LNCS 1896, pp. 805-809,
Aug. 2000.
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K. Aoyama, H. Sawada, A. Nagoya and K. Nakajima:
"A Threshold Logic-based Reconfigurable Element with a Novel Programming Technology,"
Proc. of 10th International Conference on Field Programmable Logic and Applications (FPL 2000), Springer LNCS 1896, pp. 665-674,
Aug. 2000.
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S. Yamashita, H. Sawada and A. Nagoya:
"A Layout Driven Logic Decomposition Model,"
Handouts of 2000 IEEE International Workshop on Logic Synthesis (IWLS 2000), pp. 111-115,
May 2000.
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青山 一生, 澤田 宏, 名古屋 彰:
"ニューロンMOSによる論理関数回路の一設計手法,"
電子情報通信学会 第13回 回路とシステム(軽井沢)ワークショップ, pp. 113-118,
Apr. 2000.
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H. Sawada, S. Yamashita and A. Nagoya:
"A Boolean Division Algorithm for Implicit Cube Set Representations,"
Proc. of the 9th Workshop on Synthesis And System Integration of MIxed technologies (SASIMI 2000), pp. 279-283,
Apr. 2000.
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S. Yamashita, H. Sawada and A. Nagoya:
"An Efficient Framework of Using Various Decomposition Methods to Synthesize LUT Networks and Its Evaluation,"
Proc. of Asia and South Pacific Design Automation Conference 2000 (ASP-DAC 2000), pp. 253-258,
Jan. 2000.
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T. Suyama, M. Yokoo and A. Nagoya:
"Solving Satisfiability Problems on FPGAs using Experimental Unit Propagation,"
Proc. of 5th International Conference on Principles and Practice of Constraint Programming (CP '99), Springer LNCS 1713, pp. 434-445,
Oct. 1999.
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H. Sawada, S. Yamashita and A. Nagoya:
"An Efficient Method for Generating Kernels on Implicit Cube Set Representations,"
Handouts of 1999 IEEE International Workshop on Logic Synthesis (IWLS '99), pp. 260-263,
Jun. 1999.
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A. Matsuura and A. Nagoya:
"Summation Algorithms on Constrained Reconfigurable Meshes,"
Proc. of International Symposium on Parallel Architectures, Algorithms and Networks (I-SPAN '99), pp. 400-405,
Jun. 1999.
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澤田 宏, 山下 茂, 名古屋 彰:
"積和形論理式の非明示的表現における効率的カーネル生成法,"
電子情報通信学会 第12回 回路とシステム(軽井沢)ワークショップ, pp. 331-336,
Apr. 1999.
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松浦 昭洋, 名古屋 彰:
"線形時間遅延再構成メッシュ上のビット和を求める最適アルゴリズム,"
電子情報通信学会 第12回 回路とシステム(軽井沢)ワークショップ, pp. 481-486,
Apr. 1999.
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H. Nagano, A. Matsuura and A. Nagoya:
"An Efficient Implementation Method of Fractal Image Compression on Dynamically Reconfigurable Architecture,"
Proc. of 6th Reconfigurable Architecture Workshop (RAW '99) associated with 13th International Parallel Processing Symposium & 10th Symposium on Parallel and Distributed Processing (IPPS/SPDP '99), Springer LNCS 1586, pp. 670-678,
Apr. 1999.
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T. Suyama, M. Yokoo and A. Nagoya:
"Solving Satisfiability Problems on FPGAs Using Experimental Unit Propagation Heuristic,"
Proc. of 6th Reconfigurable Architecture Workshop (RAW '99) associated with 13th International Parallel Processing Symposium & 10th Symposium on Parallel and Distributed Processing (IPPS/SPDP '99), Springer LNCS 1586, pp. 709-711,
Apr. 1999.
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S. Yamashita, H. Sawada and A. Nagoya:
"An Integrated Approach for Synthesizing LUT Networks,"
Proc. of the 9th Great Lakes Symposium on VLSI (GLS-VLSI '99), pp. 136-139,
Feb. 1999.
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A. Matsuura, H. Nagano and A. Nagoya:
"A Method for Implementing Fractal Image Compression on Reconfigurable Architecture,"
Proc. of ACM International Symposium on Field-Programmable Gate Arrays (FPGA '99), p. 251,
Feb. 1999.
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H. Nagano, T. Suyama and A. Nagoya:
"Acceleration of Linear Block Code Evaluations Using New Reconfigurable Computing Approach,"
Proc. of Asia and South Pacific Design Automation Conference 1999 (ASP-DAC '99), pp. 161-164,
Jan. 1999.
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H. Sawada, S. Yamashita and A. Nagoya:
"Efficient Methods for a Simple Disjoint Decomposition and Non-Disjoint Bi-Decomposition,"
Booklet of 7th International Workshop on Post-Binary ULSI Systems (ULSI '98), pp. 34-37,
May 1998.
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H. Sawada, S. Yamashita and A. Nagoya:
"Restructuring Logic Representations with Easily Detectable Simple Disjunctive Decompositions,"
Proc. of Design, Automation and Test in Europe Conference 1998 (DATE '98), pp. 755-759,
Feb. 1998.
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H. Nagano, T. Suyama and A. Nagoya:
"Soft Decision Maximum Likelihood Decoders for Binary Linear Block Codes Implemented on FPGAs,"
Proc. of Sixth ACM International Symposium on Field Programmable Gate Arrays (FPGA '98), p. 261,
Feb. 1998.
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S. Yamashita, H. Sawada and A. Nagoya:
"New Methods to Find Optimal Non-Disjoint Bi-Decompositions,"
Proc. of Asia and South Pacific Design Automation Conference 1998 (ASP-DAC '98), pp. 59-68,
Feb. 1998.
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A. Matsuura and A. Nagoya:
"Formulation of the Addition-Shift-Sequence Problem and Its Complexity,"
Proc. of the 8th International Symposium on Algorithms and Computation (ISAAC '97), Springer LNCS 1350, pp. 42-51,
Dec. 1997.
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松浦 昭洋, 名古屋 彰:
"複数定数乗算問題におけるビット・語レベルの部分表現共有手法,"
電子情報通信学会 第10回 回路とシステム(軽井沢)ワークショップ, pp. 303-308,
Apr. 1997.
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S. Kimura, M. Yukishita, Y. Itou, A. Nagoya, M. Hirao and K. Watanabe:
"A Hardware/Software Codesign Method for a General Purpose Reconfigurable Co-Processor,"
Proc. of the 5th International Workshop on Hardware/Software Co-design (CODES/CASHE '97), pp. 147-151,
Mar. 1997.
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H. Sawada, S. Yamashita and A. Nagoya:
"Restricted Simple Disjunctive Decompositions based on Grouping Symmetric Variables,"
Proc. of the 7th Great Lakes Symposium on VLSI (GLS-VLSI '97), pp. 39-44,
Mar. 1997.
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A. Matsuura, M. Yukishita and A. Nagoya:
"An Efficient Hierarchical Clustering Method for the Multiple Constant Multiplication Problem,"
Proc. of Asia and South Pacific Design Automation Conference 1997 (ASP-DAC '97), pp. 83-88,
Jan. 1997.
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S. Yamashita, H. Sawada and A. Nagoya:
"A New Method to Express Functional Permissibilities for LUT based FPGAs and Its Applications,"
Proc. of 1996 IEEE/ACM International Conference on Computer-Aided Design (ICCAD-96), pp. 254-261,
Nov. 1996.
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T. Suyama, H. Sawada and A. Nagoya:
"LUT-based FPGA Technology Mapping using Permissible Functions,"
Proc. of the 9th International Conference on VLSI Design (VLSI Design '96), pp. 215-218,
Jan. 1996.
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H. Sawada, T. Suyama and A. Nagoya:
"Logic Synthesis for Look-Up Table based FPGAs using Functional Decomposition and Support Minimization,"
Proc. of 1995 IEEE/ACM International Conference on Computer-Aided Design (ICCAD-95), pp. 353-358,
Nov. 1995.
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H. Sawada, T. Suyama, M. Yukishita and A. Nagoya:
"Logic Synthesis Method for Look-Up Table Architectures using Functional Decomposition and Support Minimization,"
Proc. of the 5th Workshop on Synthesis And System Integration of MIxed technologies (SASIMI '95), pp. 161-168,
Aug. 1995.
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P. Baglietto and A. Nagoya:
"Design of a SIMD Massively Parallel Computer using a High Level Synthesis System,"
Proc. of 5th International Symposium on IC Technology, Systems & Applications (ISIC-93), pp. 510-514,
Sep. 1993.
-
H. Sekigawa, Y. Nakamura, K. Oguri, A. Nagoya and M. Yukishita:
"Multiplexer Assignment after Scheduling and Allocation Steps,"
Proc. of 6th International Workshop on High-Level Synthesis (IWHLS '92), pp. 410-417,
Nov. 1992.
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A. Nagoya, Y. Nakamura and R. Nomura:
"Microprocessor Architecture Design Using High-Level Synthesis System,"
Proc. of International Symposium on Logic Synthesis and Microprocessor Architecture (ISKIT '92), pp. 55-59,
Jul. 1992.
-
Y. Nakamura, K. Oguri, A. Nagoya, M. Yukishita and R. Nomura:
"High-Level Synthesis Design at NTT Systems Labs,"
Proc. of Synthesis And SImulation Meeting and International interchange (SASIMI '92), pp. 344-353,
Apr. 1992.
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R. Nomura, K. Oguri, Y. Nakamura and A. Nagoya:
"The Strategy for Reliable ASIC Design in PARTHENON,"
Proc. of the 4th International Forum on ASIC and Transducer Technology (ASICTT '91), pp. 7-12,
May 1991.
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K. Oguri, Y. Nakamura, R. Nomura, A. Nagoya and M. Yukishita:
"PARTHENON: Perfect Harmony between Behavioral Language SFL and Synthesizer,"
電子情報通信学会 第4回 回路とシステム軽井沢ワークショップ, pp. 198-203,
Apr. 1991.
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R. Nomura, K. Oguri, A. Nagoya and Y. Nakamura:
"A High-Level ASIC CAD System -PARTHENON-,"
Proc. of 2nd Makuhari International Conference on High Technology (MICHT '91), pp. 255-258,
Feb. 1991.
-
A. Nagoya, Y. Nakamura, K. Oguri and R. Nomura:
"Multi-Level Logic Optimization for Large Scale ASICs,"
Proc. of the 1990 IEEE International Conference on Computer-Aided Design (ICCAD-90), pp. 564-567,
Nov. 1990.
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Y. Nakamura, K. Oguri, A. Nagoya and R. Nomura:
"A Hierarchical Behavioral Description Based CAD System,"
Proc. of IEEE International Conference EURO ASIC 1990 (EURO ASIC '90), pp. 282-287,
May 1990.
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Y. Nakamura, M. Yukishita, R. Nomura and A. Nagoya:
"Specification Design Expert System for Pipeline Control Architecture,"
Proc. of 1st European Design Automation Conference (EDAC '90), p. 671,
Mar. 1990.
研究会, 大会等
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伊藤 秀之, 小西 隆介, 中田 広, 坪井 秀幸, 名古屋 彰:
"動的再構成可能論理LSI PCA-2,"
電子情報通信学会 第1回リコンフィギャラブルシステム研究会論文集, pp. 119-126,
Sep. 2003.
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小西 隆介, 伊藤 秀之, 中田 広, 名古屋 彰:
"動的再構成可能アーキテクチャの視覚的シミュレータの開発,"
電子情報通信学会 第1回リコンフィギャラブルシステム研究会論文集, pp. 127-131,
Sep. 2003.
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坪井 秀幸, 塩澤 恒道,小西 隆介, 中田 広, 伊藤 秀之, 名古屋 彰:
"Sea-of-LUTs型動的再構成可能ハードウェアの試験方式,"
電子情報通信学会 第1回リコンフィギャラブルシステム研究会論文集, pp. 133-140,
Sep. 2003.
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稲森 稔, 永見 康一, 名古屋 彰:
"PCA可変部への組合わせ回路のマッピング手法の検討,"
電子情報通信学会技術研究報告, VLD2003-1, pp. 1-6, 情報処理学会研究報告, 2003-SLDM-110-1, pp. 1-6,
May 2003.
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小西 隆介, 伊藤 秀之, 中田 広, 名古屋 彰:
"自己再構成機能をもつ非同期式LSIの回路高速化の検討,"
電子情報通信学会技術研究報告, VLD2002-104, ICD2002-148, DC2002-56, pp. 133-138,
Nov. 2002.
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坪井 秀幸, 塩澤 恒道, 奥山 祐市, 名古屋 彰:
"動的再構成可能ハードウェア上へのスケーラブルスイッチの実装に関する検討,"
電子情報通信学会技術研究報告, CPSY2002-59, pp. 49-54, 情報処理学会研究報告, 2002-SLDM-107-9, pp. 49-54,
Nov. 2002.
-
名古屋 彰:
"自律的再構成可能アーキテクチャPCAとその応用,"
電子情報通信学会技術研究報告, DSP2002-134, ICD2002-122, IE2002-85, pp. 25-30,
Oct. 2002.
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中田 広, 伊藤 秀之, 小西 隆介, 名古屋 彰:
"PCAで実現される自己参照・書換・増殖可能なハードウェア,"
2002年電子情報通信学会基礎・境界ソサイエティ大会講演論文集, SA-1-1, pp. 195-196,
Sep. 2002.
-
坪井 秀幸, 塩澤 恒道, 永見 康一, 名古屋 彰:
"動的再構成可能なハードウェアの自己診断手法,"
2002年電子情報通信学会基礎・境界ソサイエティ大会講演論文集, SA-1-2, pp. 197-198,
Sep. 2002.
-
奥山 祐市, 塩澤 恒道, 中根 良樹, 名古屋 彰:
"PCA上への画像処理アプリケーションの実装に関する検討,"
2002年電子情報通信学会基礎・境界ソサイエティ大会講演論文集, SA-1-3, pp. 199-200,
Sep. 2002.
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名古屋 彰:
"ディジタル・デバイス − 自律適応可能なハードウェア:プラスティック・セル・アーキテクチャ,"
2001年電子情報通信学会通信ソサイエティ大会 特別企画, KB-2 ソフトウェア無線の理論的面白さと実用化の課題(パネル討論), (予稿なし),
Sep. 2001.
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名古屋 彰:
"NTTにおけるPCA研究の状況,"
第17回パルテノン研究会資料集, pp. 6-9,
Dec. 2000.
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小西 隆介, 伊藤 秀之, 中田 広, 塩澤 恒道, 稲森 稔, 名古屋 彰:
"非同期式動的再構成可能LSIによる自己複製回路,"
電子情報通信学会技術研究報告, VLD2000-79, ICD2000-136, FTS2000-44, pp. 59-64,
Nov. 2000.
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坪井 秀幸, 小林 英史, 塩澤 恒道, 永見 康一, 名古屋 彰:
"自律的再構成可能なハードウェアにおける試験方式の検討,"
電子情報通信学会技術研究報告, VLD2000-80, ICD2000-137, FTS2000-45, pp. 65-70,
Nov. 2000.
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青山 一生, 澤田 宏, 名古屋 彰, 中島 和生:
"しきい論理に基づく再構成可能デバイスの可変論理部,"
電子情報通信学会技術研究報告, VLD2000-76, ICD2000-133, FTS2000-41, pp. 41-46,
Nov. 2000.
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伊藤 秀之, 小西 隆介, 中田 広, 小栗 清, 永見 康一, 塩澤 恒道, ノルバート イムリック, 稲森 稔, 名古屋 彰:
"動的再構成可能論理LSI - PCA-1,"
電子情報通信学会技術研究報告, ICD2000-47, SDM2000-93, ED2000-111, pp. 9-16,
Aug. 2000.
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小西 隆介, 伊藤 秀之, 中田 広, 小栗 清, 名古屋 彰:
"PCAの実現を支援するソフトウェア,"
第16回パルテノン研究会資料集, pp. 3-12,
May 2000.
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塩澤 恒道, 永見 康一, 小栗 清, 名古屋 彰:
"GUI環境下でのSFL言語シミュレータ,"
第16回パルテノン研究会資料集, pp. 43-50,
May 2000.
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青山 一生, 澤田 宏, 名古屋 彰:
"ニューロンMOSによる対称関数回路の設計,"
電子情報通信学会2000年総合大会講演論文集, A-3-17, p. 85,
Mar. 2000.
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澤田 宏, 青山 一生, 名古屋 彰, 中島 和生:
"ニューロンMOSを可変論理部に用いた再構成可能デバイスに関する検討,"
電子情報通信学会技術研究報告, CPSY99-89, pp. 41-48, 情報処理学会研究報告, 99-SLDM-93-11, pp. 79-86,
Nov. 1999.
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青山 一生, 澤田 宏, 名古屋 彰, 中島 和生:
"ニューロンMOSによる対称関数回路の設計手法,"
電子情報通信学会技術研究報告, CPSY99-90, pp. 49-56, 情報処理学会研究報告, 99-SLDM-93-12, pp. 87-94,
Nov. 1999.
-
小林 英史, 澤田 宏, 名古屋 彰:
"LUT敷詰め型デバイスの可用性を向上させるレイアウト手法の提案,"
電気関係学会関西支部連合大会講演論文集, S6-5, p. S34,
Nov. 1999.
-
松浦 昭洋, 名古屋 彰:
"再構成メッシュの線形時間遅延モデルについて,"
電子情報通信学会1999年総合大会講演論文集, D-6-10, p. 90,
Mar. 1999.
-
永野 秀尚, 須山 敬之, 名古屋 彰:
"再構成可能なハードウェアを用いた線形ブロック符号の性能評価の高速化,"
電子情報通信学会技術研究報告, VLD98-144, ICD98-290, pp. 25-32,
Mar. 1999.
-
山下 茂, 澤田 宏, 名古屋 彰:
"論理関数の種々の分解手法を統合したLUT向けの回路合成,"
第13回パルテノン研究会資料集, pp. 47-56,
Dec. 1998.
-
須山 敬之, 横尾 真, 名古屋 彰:
"再構成可能なハードウェアを用いた充足可能性問題の解法,"
電子情報通信学会技術研究報告, CPSY98-123, VLD98-103, pp. 31-38, 情報処理学会研究報告, 98-DA-90-5, pp. 31-38,
Dec. 1998.
-
山下 茂, 澤田 宏, 名古屋 彰:
"論理関数の種々の分解手法を統合したLUT回路合成法,"
電子情報通信学会技術研究報告, CPSY98-131, VLD98-111, pp. 91-98, 情報処理学会研究報告, 98-DA-90-13, pp. 91-98,
Dec. 1998.
-
松浦 昭洋, 永野 秀尚, 名古屋 彰:
"フラクタル画像圧縮の再構成可能アーキテクチャによる実現法,"
電子情報通信学会技術研究報告, CPSY98-83, pp. 15-22, 情報処理学会研究報告, 98-DA-89-10, pp. 67-74,
Sep. 1998.
-
澤田 宏, 山下 茂, 名古屋 彰:
"変数の重なりのない単純な関数分解を用いた組合せ回路の改善方法,"
電子情報通信学会技術研究報告, CPSY98-88, pp. 55-60, 情報処理学会研究報告, 98-DA-89-15, pp. 107-112,
Sep. 1998.
-
小栗 清, 伊藤 秀之, 小西 隆介, 名古屋 彰:
"布線論理による汎用計算機構,"
電子情報通信学会技術研究報告, CPSY98-54, pp. 45-52,
Aug. 1998.
-
松浦 昭洋, 名古屋 彰:
"Addition-Shift-Sequence問題の計算複雑度について,"
電子情報通信学会技術研究報告, COMP97-82, pp. 31-38,
Jan. 1998.
-
山下 茂, 澤田 宏, 名古屋 彰:
"論理関数の自由度の新しい表現方法とそのFPGA向け論理設計への応用,"
電子情報通信学会技術研究報告, CPSY97-93, VLD97-105, pp. 37-44,
Dec. 1997.
-
澤田 宏, 山下 茂, 名古屋 彰:
"検出が容易な関数分解と多段論理合成への応用,"
第11回パルテノン研究会資料集, pp. 3-11,
Dec. 1997.
-
菅 竜二, 中村 行宏, 澤田 宏, 山下 茂, 名古屋 彰:
"判別式による変数分割法を用いた関数分解,"
第11回パルテノン研究会資料集, pp. 13-20,
Dec. 1997.
-
山下 茂, 澤田 宏, 名古屋 彰:
"高速化指向の関数分解と新しい自由度を用いた論理回路の簡単化,"
第11回パルテノン研究会資料集, pp. 21-32,
Dec. 1997.
-
永野 秀尚, 須山 敬之, 名古屋 彰, 上田 義勝, 中村 行宏:
"PARTHENONとFPGAマッピングツールの連携に関する検討 -GateFieldの場合-,"
第11回パルテノン研究会資料集, pp. 67-76,
Dec. 1997.
-
澤田 宏, 山下 茂, 名古屋 彰:
"対称変数の検出による関数分解の高速化と多段論理合成への応用,"
電子情報通信学会技術研究報告, CPSY97-84, pp. 119-126, 情報処理学会研究報告, 97-DA-85-21, pp. 143-150,
Oct. 1997.
-
名古屋 彰:
"将来のアーキテクチャ設計技術,"
第10回パルテノン研究会資料集, pp. 15-16,
Apr. 1997.
-
須山 敬之, 横尾 真, 澤田 宏, 名古屋 彰:
"FPGAと論理合成システムを用いた充足可能性問題の解法,"
電子情報通信学会技術研究報告 CPSY96-98, VLD96-86, pp. 167-174,
Dec. 1996.
-
澤田 宏, 山下 茂, 名古屋 彰:
"対称変数のグループ化に基づく限定された形の単純な関数分解,"
第8回 BDDワークショップ,
Dec. 1996.
-
須山 敬之, 横尾 真, 澤田 宏, 名古屋 彰:
"PARTHENONとFPGAを用いた充足可能性問題の解法,"
第9回パルテノン研究会資料集, pp. 91-98,
Dec. 1996.
-
松浦 昭洋, 野村 亮, 名古屋 彰:
"割り当て確率に基づくデータフローグラフのスケジューリング手法,"
情報処理学会研究報告, 95-DA-78-3, 95-ARC-115-3, pp. 13-18,
Dec. 1995.
-
雪下 充輝, 名古屋 彰, 伊藤 康史, 木村 晋二:
"ハードウェア/ソフトウェア協調設計システム,"
情報処理学会研究報告, 95-DA-78-21, 95-ARC-115-21, pp. 127-132,
Dec. 1995.
-
澤田 宏, 須山 敬之, 雪下 充輝, 名古屋 彰:
"関数分解と依存変数最小化を用いたテーブル参照型FPGAの論理合成,"
第7回パルテノン研究会資料集, pp. 37-44,
Nov. 1995.
-
名古屋 彰, 雪下 充輝, 野村 亮:
"自動設計される並列処理アーキテクチャ,"
第5回超並列計算研究会資料, pp. 1-7,
Oct. 1995.
-
須山 敬之, 名古屋 彰, 小栗 清, 雪下 充輝, 関川 浩:
"PARTHENONにおける最新の論理合成機能,"
電子情報通信学会技術報告, VLD93-103, ICD93-198, pp. 41-48,
Mar. 1994.
-
須山 敬之, 名古屋 彰:
"PARTHENON 2.2 組合せ回路くくりだしによる回路削減方式,"
第3回パルテノン研究会資料集, pp. 23-32,
Nov. 1993.
-
須山 敬之, 名古屋 彰, 小栗 清, 中村 行宏:
"高位設計システムPARTHENONとFPGAマッピングツールとの接続に関する試行結果,"
FPGA/PLD Design Conference 応用技術論文集, pp. 256-263,
Jul. 1993.
-
中村 行宏, 小栗 清, 名古屋 彰, 雪下 充輝, 野村 亮:
"高位論理合成システムPARTHENONによるプロセッサ設計,"
マイクロエレクトロニクス研究開発機構 並列処理プロセッサシンポジウム,
Jul. 1993.
-
須山 敬之, 名古屋 彰, 小栗 清, 中村 行宏:
"PARTHENONとFPGAマッピングツールとの接続に関する一考察,"
第2回パルテノン研究会資料集, pp. 29-34,
Apr. 1993.
-
小栗 清, 中村 行宏, 名古屋 彰, 野村 亮, 雪下 充輝, 関川 浩, 大黒 毅, 須山 敬之:
"PARTHENON-Ver.2.2の特徴,"
Automated Design and Engineering for Electronics Japan (ADEE Japan '93) セミナー資料 A6, pp. 19-28,
Jan. 1993.
-
小栗 清, 中村 行宏, 名古屋 彰, 野村 亮, 雪下 充輝, 関川 浩, 大黒 毅:
"PARTHENONに関する最近の研究開発状況,"
第1回パルテノン研究会資料集, pp. 15-20,
Nov. 1992.
-
野村 亮, 名古屋 彰, 中村 行宏, 小栗 清:
"大規模ASIC向き多段論理最適化,"
電子情報通信学会技術報告, VLD90-108, pp. 81-88,
Feb. 1991.
-
関川 浩, 名古屋 彰, 小栗 清, 中村 行宏:
"データ転送路の自動割付け,"
情報処理学会 第41回全国大会 講演論文集(6), pp. 1-2,
May 1990.
-
名古屋 彰:
"汎用プロセッサの性能試験方法の検討,"
情報処理学会 第33回全国大会 講演論文集(1), pp. 177-178,
Oct. 1986.
-
名古屋 彰, 鈴木 正雄:
"データリンク制御用LSIの設計,"
電子通信学会 光・電波部門全国大会 講演論文集, pp. 261-262,
Oct. 1984.
-
名古屋 彰:
"多種のフレームフォーマットに対応できる通信制御用LSIの構成法についての一考察,"
電子通信学会 通信部門全国大会 講演論文集, p. 73,
Aug. 1982.
-
名古屋 彰, 木村 行男:
"分散制御形の高速ループネットワーク実現についての一考察,"
情報処理学会 第24回全国大会 講演論文集, pp. 621-622,
Mar. 1982.
解説記事等
-
名古屋 彰:
"PARTHENONの概要,"
第12回PARTHENON講習会テキスト, pp. 85-96,
Aug. 2004.
-
名古屋 彰:
"PARTHENONの論理回路最適化プログラムの利用技法,"
第12回PARTHENON講習会テキスト, pp. 97-122,
Aug. 2004.
-
名古屋 彰:
"自律再構成可能なハードウェア - プラスティックセルアーキテクチャ(PCA) -,"
電子情報通信学会誌, Vol. 87, No. 4, pp. 303-308,
Apr. 2004.
-
名古屋 彰:
"PARTHENONの概要,"
第11回PARTHENON講習会テキスト, pp. 129-140,
Aug. 2003.
-
T. Suyama, M. Yokoo, H. Sawada and A. Nagoya:
"Solving satisfiability problems by using reconfigurable hardware,"
Electronics and Communications in Japan (Part II: Electronics), Vol. 86, Issue 3, Wiley Periodicals, Inc., pp. 35-46,
Feb. 2003.
-
名古屋 彰:
"PARTHENONの概要,"
第10回PARTHENON講習会テキスト, pp. 3-14,
Aug. 2002.
-
S. Yamashita, H. Sawada and A. Nagoya:
"A New Notion for Functional Flexibility: A Summary,"
IEEE Circuits and Systems Magazine, Vol. 2, No. 2, pp. 52-54,
2nd qr. 2002.
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名古屋 彰:
"自律再構成可能アーキテクチャPCA,"
計測と制御, Vol. 40, No. 12, pp. 911-914,
Dec. 2001.
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名古屋 彰:
"PARTHENONの概要,"
第9回PARTHENON講習会テキスト, pp. 3-13,
Aug. 2001.
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名古屋 彰, 小栗 清:
"プラスティックセルアーキテクチャ(PCA)技術の概要,"
NTT R&D, Vol. 49, No. 9, pp. 513-517,
Sep. 2000.
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名古屋 彰, 山下 茂, 稲森 稔, 澤田 宏:
"PCA可変部向けの論理最適化手法,"
NTT R&D, Vol. 49, No. 9, pp. 537-545,
Sep. 2000.
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名古屋 彰:
"新しい並列処理アーキテクチャとその設計技術,"
NTT R&D, Vol. 46, No. 2, pp. 153-158,
Feb. 1997.
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中村 行宏, 小栗 清, 塩澤 恒道, 伊藤 秀之, 永見 康一, 名古屋 彰, 野村 亮, 雪下 充輝, 澤田 宏, 須山 敬之, 松浦 昭洋, 山下 茂:
"はじめてのPARTHENON CD-ROM版,"
DESIGN WAVE MAGAZINE, No. 3, CQ出版社,
May 1996.
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名古屋 彰:
"論理最適化プログラムの利用技法,"
トランジスタ技術, Vol. 32, No. 3, pp. 345-354,
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名古屋 彰:
"SFL/PARTHENONによるトップダウン設計のすすめ,"
インターフェース, Vol. 20, No. 6, pp. 196-206,
May 1994.
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名古屋 彰:
"高位論理合成システム PARTHENON,"
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中村 行宏, 小栗 清, 野村 亮, 名古屋 彰, 雪下 充輝:
"新しい動作記述言語による論理LSIの知的合成システム,"
第38回 大河内賞受賞業績報告書, pp. 51-61,
Dec. 1992.
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小栗 清, 中村 行宏, 野村 亮, 名古屋 彰:
"主要なハードウェア記述言語の特徴と標準化状況: SFL,"
情報処理, Vol. 33, No. 11, pp. 1256-1262,
Nov. 1992.
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名古屋 彰:
"論理の簡単化,"
人工知能学会誌, Vol. 7, No. 3, pp. 540-542,
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S. Shiokawa, Y. Obashi and A. Nagoya:
"DIPS-11/5E Series Mainframes,"
Review of the Electrical Communications Laboratories, Vol. 35, No. 6, pp. 633-641,
Nov. 1987.
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塩川 鎮雄, 名古屋 彰, 松本 秋彦, 田尻 和夫:
"DIPS-11/5Eシリーズ論理装置,"
NTT電気通信研究所 研究実用化報告, Vol. 36, No. 1, pp. 57-65,
Jan. 1987.
単行本
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小栗 清, 名古屋 彰, 野村 亮, 雪下 充輝:
"はじめてのPARTHENON,"
CQ出版社,
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中村 行宏, 名古屋 彰:
"ASICのアーキテクチャ設計技術,"
電子情報通信学会編, ASIC技術の基礎と応用, pp. 230-251,
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ISBN 4-88552-120-3.
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Y. Nakamura, K. Oguri and A. Nagoya:
"Synthesis from Pure Behavioral Descriptions,"
High-level VLSI Synthesis, R. Camposano and W. Wolf (eds), Kluwer Academic Publishers, pp. 205-229,
Jun. 1991,
ISBN 0-7923-9159-4.