パルテノン研究会主催の講習会が，年に1回，開かれています．
現在，受講申し込み受け付け中です．
PARTHENONに対する理解を深めたい方は，ぜひこの機会に御参加いただきますようお願いいたします．
第12回 PARTHENON講習会のご案内 (2004.8.18改訂) (pdfファイル 484,827 Byte)
第12回 PARTHENON講習会受講申込書 (word文書 36,352 Byte)
第11回の講習会は，2003年9月4〜5日，大阪大学で開催されました．
第11回 PARTHENON講習会のご案内
第10回の講習会は，2002年8月27日から3日間，会津大学で開催され， 50名を越える参加者の皆様が，熱心に受講されました．
第10回 PARTHENON講習会のご案内
第9回の講習会は，2001年8月1日から3日間，東海大学で開催されました．
第9回 PARTHENON講習会のご案内
第8回の講習会は，2000年8月3日から3日間，会津大学で開催されました．
第8回 PARTHENON講習会のご案内
第7回の講習会は，1999年7月21日から3日間，京都大学 総合情報メディアセンターで開催されました．
特にこの講習会では，大学において VDECによるLSI設計，試作の環境が充実してきた状況を踏まえまして，SFL/PARTHENON による設計データから VDECでチップ試作するまでの一連の流れの実演や，VDECやVSACの紹介も実施されました．
第7回 PARTHENON講習会のご案内
第6回の講習会は，1998年7月22日から3日間，以下の要領で中央大学で実施されました．
前回までとは内容を大幅に変更し，より実用的なものとして，初心者の方，かなり経験のある方のいずれにとっても役立つ内容が用意されていました．
第6回 PARTHENON講習会のご案内
ALTERA FPGAへの接続
ALTERA FPGAへの接続 (追加資料)
第5回の講習会は，1997年7月16日から3日間，以下の要領で中央大学で実施されました．50名を越える参加者の皆様が，熱心に受講されました．
第5回 PARTHENON講習会のご案内
第4回の講習会は，1996年7月24日から3日間，中央大学に於いて，以下のカリキュラムで行われました．
第4回 PARTHENON講習会 カリキュラム
8ビットCPU(KUE-CHIP2)の設計
第3回 ASICデザインコンテスト 規定課題
第3回 ASICデザインコンテスト 規定課題
第3回の講習会は，1995年7月26日から3日間，中央大学で行われました．2日目と3日目には，以下に示す8ビットCPUの設計演習を行いました。
8ビットCPU(KUE-CHIP2)の設計
第2回 ASICデザインコンテスト 規定課題
第2回の講習会は，1994年8月1〜3日，豊橋技術科学大学で開催されました．
第1回の講習会は，1993年8月，豊橋技術科学大学で開催されました．
(参考)
KUE-CHIP2に関する情報
(http://www.metsa.astem.or.jp/kuechip2/kuechip2-e.html)
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